芯片突破 1 纳米极限后，人类还能把晶体管做多小？

6月25日，IBM 正式发布全球首个亚1纳米芯片技术，凭借全新 NanoStack 三维堆叠架构，将芯片制程推入原子尺度。新技术可在指甲盖大小的芯片上集成近千亿晶体管，晶体管密度较2纳米工艺翻倍，性能最高提升50%，能效提升70%，可为AI、云计算设备提供更强算力。一直以来，大众都认为芯片进步就是“把晶体管越做越小”。但如今制程已经逼近0.7纳米，工艺误差已经是“多一个原子、少一个原子”的级别。然而，晶体管还能无限缩小吗？物理极限临近，为何芯片技术仍在突破？摩尔定律未来，还能用“纳米数字”定义吗？

原子的边界

多数人存在普遍认知误区：认为0.7纳米、2纳米，就是芯片内部结构的实际宽度。事实上，早期几十纳米的老工艺，节点数值还对应真实栅极长度；但进入28纳米之后，半导体的纳米名称，只是技术代际标识，不再代表具体物理尺寸。所谓0.7纳米节点，是一套包含新材料、新结构、新工艺的综合技术标准，芯片内部并没有任何结构刚好等于0.7纳米。

当工艺进入亚1纳米的原子级别，传统芯片设计的物理短板彻底暴露。此时一个晶体管仅由几十个原子组成，原子排布的微小偏差，都会直接改变芯片性能。同时量子隧穿效应愈发明显，电子会穿透绝缘层造成漏电，让晶体管无法正常开关。这也是1纳米以下工艺最大的难题：尺寸越小，稳定性越差。

更重要的是，实验室造出一个极小晶体管，和量产商用芯片完全是两回事。实验室可以实现极限微缩，但商用需要数十亿颗晶体管稳定、统一、低成本工作。可以确定：硅基平面晶体管的横向缩小，已经基本摸到物理天花板。未来的纳米数字，更多是技术迭代符号，不再是尺寸比拼。

晶体管向上生长

既然横向尺寸不能再无限压缩，芯片行业的新解法很简单：平面装不下，就往天上长。这也是 IBM 此次 NanoStack 架构最大的突破。过去几十年，芯片升级像挤平房，不断缩小晶体管间距；而全新三维堆栈技术，直接把晶体管纵向堆叠、错位排列，在同样面积里塞进更多器件。

NanoStack 是业界首个三维纳米片晶体管架构，不仅实现密度翻倍，还能对上下层晶体管使用不同材料，分别优化性能和功耗，从结构上解决亚纳米工艺的漏电问题。根据 IBM 在 VLSI 2026 公布的数据，新架构可将 SRAM 存储单元缩小40%。对当下火热的 AI 算力来说，片上缓存大幅扩容，能够显著减少数据延迟，缓解大模型训练普遍存在的“存储墙”瓶颈。

这也标志着半导体迭代逻辑彻底转变：1纳米之后，行业不再单纯靠“缩小尺寸”升级，而是依靠三维结构+新材料实现突破。二维原子薄膜、碳纳米管等新型材料，也成为下一代芯片的核心备选方案。芯片竞争，正式从“尺寸竞赛”进入“结构竞赛”。

真正的极限

很多人以为芯片的终点是晶体管不能再小，但真正的产业瓶颈，早已不在单一器件的尺寸，而在整套计算系统的综合能力。即便晶体管还能小幅缩小，散热过热、数据延迟、供电损耗、制造成本、存储带宽不足，都会率先限制算力提升。人类研发芯片的终极目标，从来不是做最小的晶体管，而是用更低能耗、更低成本，实现更强算力。

未来芯片升级将是多路径并行：三维堆叠提升集成度、新型材料改善漏电功耗、先进封装整合多类芯片、存算一体缩短数据距离，同时量子计算、神经形态计算等全新范式持续落地。IBM 一边推进 0.7 纳米硅基新工艺，一边成立全新量子晶圆代工公司 Anderon，布局量子芯片量产，正是产业多元化发展的最好证明。

这意味着未来的算力体系不会被单一硅基芯片垄断，传统先进制程、三维集成芯片、量子器件将长期互补共存。过度追求极致微小尺寸，反而会陷入成本极高、收益极低的技术陷阱。尺寸接近极限，但系统优化的空间无限广阔。

IBM 0.7纳米的突破，宣告半导体正式走出纯尺寸微缩时代，迈入原子工程新阶段。受限于硅原子的物理尺度，传统平面晶体管的缩小之路已经基本到头，量子效应、制造误差、量产良率，构成了难以逾越的物理边界。但这并不代表摩尔定律终结，只是芯片迭代逻辑彻底改写：未来的算力提升，不再依赖无限缩小晶体管，而是依靠结构重构、材料革新、系统优化。1纳米不是半导体技术的终点，而是产业转型的全新起点。芯片的下一轮革命，拼的不再是谁更小，而是谁的结构更优、系统更强、能效更高。（文：马梦瑶）